機能
- スタックアット（コンスタント）レジスタ、レジスタの複製およびマージ、ネット／インスタンス名の変更、FSM最適化、リタイミングとパイプライニングを含む FPGA 合成のすべてのシーケンシャル合成をサポート
- Synplicity® Symplify Pro®、Altera® Quartus® II等の一般的なFPGA合成ツールに対応
- AlteraおよびXilinxのすべての主要なFPGA製品ファミリーに対して合成後ネットリストと配置配線後ネットリストに対応：
- Altera : Stratix, Stratix II, Stratix GX, Stratix II GX, Cyclone
- Xilinx: Virtex-4, Virtex-II, Virtex E, Spartan 3, Spartan-II - フラットなネットリストの検証可能、ネットリスト規模に制限なし
- 高度な自動化および簡単なスクリプトにより複雑な処理を実行
- Verification Interchange Format（.vif）当の合成関連ファイルの必要なし
- 既存の設計環境に「そのまま」統合可能
- 論理コーン抽出とハイライト機能による重点的デバッグ
- 詳細なRTL一貫性チェックを自動的に生成し、徹底的に証明
| full_case | ゼロ除算 | 戻り値のない関数 |
| parallel_case | 負の除数、指数、剰余 | アレイ境界違反 |
| バス衝突 | ドントケアおよびX代入 | 範囲オーバーフロー |
| バス フローティング | リード／ライト、ライト／ライトのレース条件 | スタックアット |
| 初期化エラー | デッドコード | ユーザー定義アサーション |
さらに詳しい情報：